Joboscan Projects SL es una consultora técnica especializada en diseño y verificación de SoC basados en RISC-V, desarrollo FPGA y arquitecturas de bajo consumo — construyendo un puente técnico-comercial dentro del ecosistema semiconductor español y europeo.
Joboscan Projects SL nace como vehículo de crecimiento técnico-comercial en el sector de los semiconductores, fundado y operado por José Daniel Boscá Candel, ingeniero de hardware con formación específica en diseño microelectrónico.
Con una base académica en la Universitat Politècnica de València (Cátedra Internacional UPV–VaSiC, financiada bajo el PERTE Chip), la compañía combina experiencia profunda en arquitecturas RISC-V, verificación de SoC y diseño de bajo consumo con una visión orientada a resultados comerciales reales.
Nuestro objetivo es posicionarnos como un referente técnico dentro del ecosistema español y europeo de semiconductores, ofreciendo capacidades que abarcan desde el diseño RTL hasta la implementación en FPGA y la exploración de camino a ASIC.
UPV — Cátedra Internacional UPV–VaSiC, PERTE Chip
Universitat Politècnica de València
PMU modular open-source para PULP Croc SoC
Joboscan Projects SL
Diseño RTL en SystemVerilog, integración de cores RISC-V (CVA6, Ibex) y desarrollo de entornos de verificación UVM sobre SoCs de código abierto.
Flujo completo RTL-a-bitstream en Vivado, bring-up sobre placas como Genesys 2 y AMD VCU128, debugging vía JTAG/OpenOCD/GDB e instrumentación ILA.
Diseño de unidades de gestión de potencia (PMU), clock/power gating con UPF IEEE 1801, optimización energética para SoCs embebidos.
Desarrollo de instrucciones custom sobre el espacio de opcode RISC-V (custom-0), integradas como unidades funcionales en el pipeline del core.
Construcción de imágenes Yocto para targets RISC-V, arranque completo sobre hardware FPGA, soporte para flujos meta-cva6.
Acompañamiento técnico-comercial para empresas y partners del ecosistema semiconductor español, desde evaluación de IP hasta hoja de ruta de producto.
Unidad de gestión de potencia (PMU) modular y open-source para el SoC PULP Croc (CVE2/Ibex), implementando clock gating y power gating mediante UPF IEEE 1801 sobre el PDK abierto IHP 130nm.
Bring-up completo del SoC Cheshire sobre placa Genesys 2: ejecución de tests vía JTAG/OpenOCD/GDB, debugging de DMA y CLIC, e instrumentación ILA para validación de hardware en tiempo real.
Extensión ISA personalizada para RISC-V con seis instrucciones de inferencia AI en INT8, implementada como unidad funcional en la etapa EX del core CVA6. Base ya operativa con meta-cva6-yocto sobre Genesys 2.
Si buscas un partner técnico para diseño RISC-V, verificación de SoC o desarrollo FPGA, estaré encantado de conversar sobre cómo Joboscan Projects puede ayudarte.